Page table, jak działa?

Question

Czytając manuale Intela natrafiłem na termin Page Table. Trochę tam poszperałem po internecie, aby się dowiedzieć o co z tym chodzi. Przechodząc już do rzeczy, czy dobrze rozumiem, że ta tabela trzyma w sobie adresy fizyczne początku strony? Linear address jest dzielony na trzy części. Pierwsza z nich określa "katalog strony" a druga poprzez offset w tym "katalogu" określa właśnie Page Table. Ostatnia część natomiast określa offset w stronie przez Page Table.

Comments

Programisty aplikacyjnego to zupełnie nie interesuje. Tym zajmuje się wyłącznie system operacyjny. Jest to element pamięci wirtualnej - proces użytkowy nie pracuje na fizycznej pamięci, tylko na takiej wirtualnej, gdzie adres używany przez program nie jest równy adresowi pod którym dane dane są w fizycznej pamięci, a nawet może ich w ogóle nie być w tej pamięci, mogą być na dysku. Dodatkowo to odwzorowanie jest inne dla każdego procesu. Dzięki temu np. pamięci poszczególnych procesów są izolowane, bo ten sam adres w każdym procesie wskazuje na zupełnie inni obszar pamięci fizycznej, a obszar pamięci fizycznej jednego -procesu w ogóle nie ma odwzorowania w pamięci innego.

Answer 1

Opisałeś sposób stronicowania tylko w jednym trybie: 32-bitowym (protected mode) przy 4 KiB stronach pamięci. Jest on ukazany w Intel® 64 and IA-32 Architectures Software Developer’s Manual w części 3 (Volume 3) w sekcji 4.3 32-Bit Paging, gdzie znajduje się rysunek 4-2 (Figure 4-2. Linear-Address Translation to a 4-KByte Page using 32-Bit Paging).

Poza tym sposobem stronicowania istnieje też tryb 4 MiB stron pamięci, w którym linear address jest dzielony na dwie części. Oraz tryb z włączonym PAE (Physical Address Extension), w którym jest dzielony na cztery części (rysunek 4-5: Figure 4-5. Linear Address Translation to a 4-KByte Page using PAE Paging).

Natomiast stronicowanie w trybie 32-bitowym jest przestarzałe. Systemy operacyjne używają trybu 64-bitowego (IA-32e), w którym linear address jest dzielony przy 4 KiB stronach pamięci na 4 lub 5 części, jak ukazane w sekcji 4.5 4-Level Paging and 5-Level Paging na rysunku 4-8 (Figure 4-8. Linear Address Translation to a 4-KByte Page using 4-Level Paging). Przy 2 MiB i 1 GiB stronach pamięci jest dzielony na odpowiednio mniej części, jak ukazane na rysunkach 4-9 i 4-10.

Dodam jeszcze, że wpisy w poszczególnych tabelach zawierają oprócz adresu kolejnej tabeli lub pamięci fizycznej także flagi, spośród których jedna jest następujaca: czy tabela lub strona jest w pamięci fizycznej (present) czy jej nie ma. A adres pierwszej tabeli jest przechowywany w rejestrze CR3.